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时间：2017/4/26 10:31:26
2、如何防止高频干扰？
防止高频干扰的根本思绪是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模仿信号之间的间隔，或加ground guard/shunt traces在模仿信号旁边。还要留意数字地对模仿地的噪声干扰。
3、在高速设计中，如何处理信号的完好性问题？
信号完好性根本上是阻抗匹配的问题。而影响阻抗匹配的要素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。处理的方式是*端接(termination)与调整走线的拓朴。
4、差散布线方式是如何完成的？
差分对的布线有两点要留意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决议)要不断坚持不变，也就是要坚持平行。平行的方式有
两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。普通以前者side-by-
side 完成的方式较多。
5、关于只要一个输出端的时钟信号线，如何完成差散布线？
要用差散布线一定是信号源和接纳端也都是差分信号才有意义。所以对只要一个输出端的时钟信号是无法运用差散布线的。
6、接纳端差分线对之间可否加一匹配电阻？
接纳端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号质量会好些。
7、为何差分对的布线要靠近且平行？
对差分对的布线方式应该要恰当的靠近且平行。所谓恰当的靠近是由于这间距会影响到差分阻抗(differential impedance)的值,
此值是设计差分对的重要参数。需求平行也是由于要坚持差分阻抗的分歧性。若两线忽远忽近, 差分阻抗就会不分歧, 就会影响信号完好性(signal
integrity)及时间延迟(timing delay)。
8、如何处置实践布线中的一些理论抵触的问题
（1） 根本上, 将模/数地分割隔离是对的。 要留意的是信号走线尽量不要跨过有分割的中央(moat), 还有不要让电源和信号的回流电流途径(returning current path)变太大。
（2）晶振是模仿的正反应振荡电路, 要有稳定的振荡信号, 必需满足loop gain与phase的标准, 而这模仿信号的振荡标准很容易遭到干扰,
即便加ground guard traces可能也无法完整隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反应振荡电路。 所以,
一定要将晶振和芯片的间隔进可能*近。
（3）的确高速布线与EMI的请求有很多抵触。 但根本准绳是因EMI所加的电阻电容或ferrite
bead, 不能形成信号的一些电气特性不契合标准。 所以, 最好先用布置走线和PCB叠层的技巧来处理或减少EMI的问题,
如高速信号走内层。最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。
9、如何处理高速信号的手工布线和自动布线之间的矛盾？
如今较强的布线软件的自动布线器大局部都有设定约束条件来控制绕线方式及过孔数目。
各家EDA公司的绕线引擎才能和约束条件的设定项目有时相差甚远。例如, 能否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式,
能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式能否能契合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的才能有绝对的关系。
例如, 走线的推挤才能, 过孔的推挤才能, 以至走线对敷铜的推挤才能等等。 所以, 选择一个绕线引擎才能强的布线器, 才是处理之道。
10、关于test coupon。
test coupon是用来以TDR (Time Domain Reflectometer)
丈量所消费的PCB板的特性阻抗能否满足设计需求。普通要控制的阻抗有单根线和差分对两种状况。 所以， test
coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。最重要的是丈量时接地点的位置。 为了减少接地引线(ground
lead)的电感值， TDR探棒(probe)接地的中央通常十分接近量信号的中央(probe tip)， 所以， test
coupon上量测信号的点跟接地点的间隔和方式要契合所用的探棒。
11、在高速PCB设计中，信号层的空白区域能够敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？
普通在空白区域的敷铜绝大局部状况是接地。 只是在高速信号线旁敷铜时要留意敷铜与信号线的间隔， 由于所敷的铜会降低一点走线的特性阻抗。 也要留意不要影响到它层的特性阻抗， 例如在dual stripline的构造时。
12、能否能够把电源平面上面的信号线运用微带线模型计算特性阻抗？电源和地平面之间的信号能否能够运用带状线模型计算？
是的， 在计算特性阻抗时电源平面跟地平面都必需视为参考平面。 例如四层板: 顶层-电源层-地层-底层， 这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。
13、在高密度印制板上经过软件自动产生测试点普通状况下能满足大批量消费的测试请求吗？
普通软件自动产生测试点能否满足测试需求必需看对加测试点的标准能否契合测试机具的请求。另外，假如走线太密且加测试点的标准比拟严，则有可能没方法自动对每段线都加上测试点，当然，需求手动补齐所要测试的中央。
14、添加测试点会不会影响高速信号的质量？
至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。根本上外加的测试点(不用线上既有的穿孔(via or DIP
pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个状况都会对高速信号多多
少少会有点影响，影响的水平就跟信号的频率速度和信号缘变化率(edge
rate)有关。影响大小可透过仿真得知。准绳上测试点越小越好(当然还要满足测试机具的请求)分支越短越好。
15、若干PCB组成系统，各板之间的地线应如何衔接？
各个PCB板子互相衔接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff
current
law)。这地层上的电流会找阻抗最小的中央流回去。所以，在各个不论是电源或信号互相衔接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样能够
降低地层上的噪声。另外，也能够剖析整个电流环路，特别是电流较大的局部，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大局部的
电流从这个中央走)，降低对其它较敏感信号的影响。
16、能引见一些国外关于高速PCB设计的技术书籍和材料吗？
如今高速数字电路的应用有通讯网路和计算机等相关范畴。在通讯网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。计算机相关
应用也由于芯片的进步，无论是普通的PC或效劳器(Server)，板子上的最高工作频率也曾经到达400MHz (如Rambus)
以上。因应这高速高密度走线需求，盲埋孔(blind/buried
vias)、mircrovias及build-up制程工艺的需求也慢慢越来越多。 这些设计需求都有厂商可大量消费。
17、两个常被参考的特性阻抗公式：
a.微带线(microstrip)
Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)]
其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的间隔，Er是PCB板材质的介电常数(dielectric
constant)。此公式必需在0.1<(W/H)<2.0及1<(Er)<15的状况才干应用。
b.带状线(stripline)
Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平面的间隔，并且走线位于两参考平面的中间。此公式必需在W/H<0.35及T/H<0.25的状况才干应用。
18、差分信号线中间可否加地线？
差分信号中间普通是不能加地线。由于差分信号的应用原理最重要的一点便是应用差分信号间互相耦合(coupling)所带来的益处，如flux cancellation，抗噪声(noise immunity)才能等。若在中间加地线，便会毁坏耦合效应。
19、刚柔板设计能否需求专用设计软件与标准？国内何处能够承接该类电路板加工？
能够用普通设计PCB的软件来设计柔性电路板(Flexible Printed
Circuit)。一样用Gerber格式给FPC厂商消费。由于制造的工艺和普通PCB不同，各个厂商会根据他们的制造才能会对最小线宽、最小线距、最
小孔径(via)有其限制。除此之外，可在柔性电路板的转机处铺些铜皮加以补强。至于消费的厂商可上网“FPC”当关键词查询应该能够找到。
20、恰当选择PCB与外壳接地的点的准绳是什么？
选择PCB与外壳接地点选择的准绳是应用chassis ground提供低阻抗的途径给回流电流(returning
current)及控制此回流电流的途径。例如，通常在高频器件或时钟产生器左近能够借固定用的螺丝将PCB的地层与chassis
ground做衔接，以尽量减少整个电流回路面积，也就减少电磁辐射。
21、电路板DEBUG应从那几个方面着手？
就数字电路而言，首先先依序肯定三件事情：
1. 确认一切电源值的大小均到达设计所需。有些多重电源的系统可能会请求某些电源之间起来的次第与快慢有某种标准。
2. 确认一切时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。
3. 确认reset信号能否到达标准请求。
这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来按照系统运作原理与bus protocol来debug。
22、在电路板尺寸固定的状况下，假如设计中需求包容更多的功用，就常常需求进步PCB的走线密度，但是这样有可能招致走线的互相干扰加强，同时走线过细也使阻抗无法降低，请专家引见在高速（>100MHz）高密度PCB设计中的技巧?
在设计高速高密度PCB时，串扰(crosstalk interference)的确是要特别留意的，由于它对时序(timing)与信号完好性(signal integrity)有很大的影响。以下提供几个留意的中央：
1.控制走线特性阻抗的连续与匹配。
2.走线间距的大小。普通常看到的间距为两倍线宽。能够透过仿真来晓得走线间距对时序及信号完好性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。
3.选择恰当的端接方式。
4.防止上下相邻两层的走线方向相同，以至有走线正好上下重迭在一同，由于这种串扰比同层相邻走线的情形还大。
5.应用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制造本钱会增加。
在实践执行时的确很难到达完整平行与等长，不过还是要尽量做到。除此以外，能够预留差分端接和共模端接，以缓和对时序与信号完好性的影响。
23、模仿电源处的滤波经常是用LC电路。但是为什么有时LC比RC滤波效果差？
LC与RC滤波效果的比拟必需思索所要滤掉的频带与电感值的选择能否恰当。由于电感的感抗(reactance)大小与电感值和频率有关。假如电源的噪
声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，运用RC滤波要付出的代价是电阻自身会耗能，效率较差，且要留意所选电阻能接受的功率。
24、滤波时选用电感，电容值的办法是什么？
电感值的选用除了思索所想滤掉的噪声频率外，还要思索瞬时电流的反响才能。假如LC的输出端会有时机需求霎时输出大电流，则电感值太大会障碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。
电容值则和所能容忍的纹波噪声标准值的大小有关。纹波噪声值请求越小，电容值会较大。而电容的ESR/ESL也会有影响。
另外，假如这LC是放在开关式电源(switching regulation power)的输出端时，还要留意此LC所产生的极点零点(pole/zero)对负反应控制(negative feedback control)回路稳定度的影响。
25、如何尽可能的到达EMC请求，又不致形成太大的本钱压力？
PCB板上会因EMC而增加的本钱通常是因增加地层数目以加强屏蔽效应及增加了ferrite
bead、choke等抑止高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽构造才干使整个系统经过EMC的请求。以下仅就PCB板的设计
技巧提供几个降低电路产生的电磁辐射效应。
1、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。 2、留意高频器件摆放的位置，不要太*近对外的衔接器。
3、留意高速信号的阻抗匹配，走线层及其回流电流途径(return current path)， 以减少高频的反射与辐射。
4、在各器件的电源管脚放置足够与恰当的去耦合电容以缓和电源层和地层上的噪声。特别留意电容的频率响应与温度的特性能否契合设计所需。
5、对外的衔接器左近的地可与地层做恰当分割，并将衔接器的地就近接到chassis ground。
6、可恰当运用ground guard/shunt traces在一些特别高速的信号旁。但要留意guard/shunt traces对走线特性阻抗的影响。
7、电源层比地层内缩20H，H为电源层与地层之间的间隔。
26、当一块PCB板中有多个数/模功用块时，常规做法是要将数/模地分开，缘由何在？
将数/模地分开的缘由是由于数字电路在上下电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。假如地平面上不分割且由数字区域电
路所产生的噪声较大而模仿区域的电路又十分接近，则即便数模信号不交*，模仿的信号仍然会被地噪声干扰。也就是说数模地不分割的方式只能在模仿电路区域距
产生大噪声的数字电路区域较远时运用。
27、另一种作法是在确保数/模分开规划，且数/模信号走线互相不交*的状况下，整个PCB板地不做分割，数/模地都连到这个地平面上。道理何在？
数模信号走线不能交*的请求是由于速度稍快的数字信号其返回电流途径(return current path)会尽量沿着走线的下方左近的地流回数字信号的源头，若数模信号走线交*，则返回电流所产生的噪声便会呈现在模仿电路区域内。
28、在高速PCB设计原理图设计时，如何思索阻抗匹配问题？
在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系，例如是走在外表层(microstrip)或内层
(stripline/double
stripline)，与参考层(电源层或地层)的间隔，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才干肯定阻抗值。普通仿真
软件会因线路模型或所运用的数学算法的限制而无法思索到一些阻抗不连续的布线状况，这时分在原理图上只能预留一些terminators(端接)，如串联
电阻等，来缓和走线阻抗不连续的效应。真正基本处理问题的办法还是布线时尽量留意防止阻抗不连续的发作。
29、哪里能提供比拟精确的IBIS模型库？
IBIS模型的精确性直接影响到仿真的结果。根本上IBIS可看成是实践芯片I/O
buffer等效电路的电气特性材料，普通可由SPICE模型转换而得
(亦可采用丈量，但限制较多)，而SPICE的材料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的材料是不同的，进而转换后
的IBIS模型内之材料也会随之而异。也就是说，假如用了A厂商的器件，只要他们有才能提供他们器件精确模型材料，由于没有其它人会比他们更分明他们的器
件是由何种工艺做出来的。假如厂商所提供的IBIS不精确， 只能不时请求该厂商改良才是基本处理之道。
30、在高速PCB设计时，设计者应该从那些方面去思索EMC、EMI的规则呢？
普通EMI/EMC设计时需求同时思索辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的局部(>30MHz)后者则是较低频的局部(<30MHz). 所以不能只留意高频而疏忽低频的局部.
一个好的EMI/EMC设计必需一开端规划时就要思索到器件的位置, PCB迭层的布置, 重要联机的走法, 器件的选择等,
假如这些没有事前有较佳的布置, 事后处理则会事半功倍, 增加本钱. 例如时钟产生器的位置尽量不要*近对外的衔接器,
高速信号尽量走内层并留意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分,
选择去耦合(decoupling/bypass)电容时留意其频率响应能否契合需求以降低电源层噪声. 另外,
留意高频信号电流之回流途径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射.
还能够用分割地层的方式以控制高频噪声的范围. 最后, 恰当的选择PCB与外壳的接地点(chassis ground)。
31、如何选择EDA工具？
目前的pcb设计软件中，热剖析都不是强项，所以并不倡议选用，其它的功用1.3.4能够选择PADS或Cadence性能价钱比都不错。
PLD的设计的初学者能够采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时能够选用单点工具。
32、请引荐一种合适于高速信号处置和传输的EDA软件。
常规的电路设计，INNOVEDA 的 PADS
就十分不错，且有配合用的仿真软件，而这类设计常常占领了70%的应用场所。在做高速电路设计，模仿和数字混合电路，采用Cadence的处理计划应该属
于性能价钱比拟好的软件，当然Mentor的性能还是十分不错的，特别是它的设计流程管理方面应该是最为优秀的。（大唐电信技术专家 王升）
33、对PCB板各层含义的解释
Topoverlay ----顶层器件称号， 也叫 top silkscreen 或者 top component legend, 比方 R1 C5, IC10.
bottomoverlay----同理
multilayer-----假如你设计一个4层板，你放置一个 free pad or via, 定义它作为multilay 那么它的pad就会自动呈现在4个层 上，假如你只定义它是top layer, 那么它的pad就会只呈现在顶层上。
34、2G以上高频PCB设计，走线,排版,应重点留意哪些方面？
2G以上高频PCB属于射频电路设计，不在高速数字电路设计讨论范围内。而射频电路的规划（layout)和布线（routing)应该和原理图一同考
虑的，由于规划布线都会形成散布效应。而且，射频电路设计一些无源器件是经过参数化定义，特殊外形铜箔完成，因而请求EDA工具可以提供参数化器件，可以
编辑特殊外形铜箔。
Mentor公司的boardstation中有特地的RF设计模块，可以满足这些请求。而且，普通射频设计请求有特地射频电路剖析工具，业界最著名的是agilent的eesoft，和Mentor的工具有很好的接口。
35、2G以上高频PCB设计，微带的设计应遵照哪些规则?
射频微带线设计，需求用三维场剖析工具提取传输线参数。一切的规则应该在这个场提取工具中规则。
36、关于全数字信号的PCB，板上有一个80MHz的钟源。除了采用丝网（接地）外，为了保证有足够的驱动才能，还应该采用什么样的电路停止维护？
确保时钟的驱动才能，不应该经过维护完成，普通采用时钟驱动芯片。普通担忧时钟驱动才能，是由于多个时钟负载形成。采用时钟驱动芯片，将一个时钟信号变
成几个，采用点到点的衔接。选择驱动芯片，除了保证与负载根本匹配，信号沿满足请求（普通时钟为沿有效信号），在计算系统时序时，要算上时钟在驱动芯片内
时延。
37、假如用单独的时钟信号板，普通采用什么样的接口，来保证时钟信号的传输遭到的影响小？
时钟信号越短，传输线效应越小。采用单独的时钟信号板，会增加信号布线长度。而且单板的接地供电也是问题。假如要长间隔传输，倡议采用差分信号。LVDS信号能够满足驱动才能请求，不过您的时钟不是太快，没有必要。
38、27M,SDRAM时钟线（80M-90M），这些时钟线二三次谐波刚好在VHF波段，从接纳端高频窜入后干扰很大。除了缩短线长以外，还有那些好方法？
假如是三次谐波大，二次谐波小，可能由于信号占空比为50%，由于这种状况下，信号没有偶次谐波。这时需求修正一下信号占空比。
此外，关于假如是单向的时钟信号，普通采用源端串联匹配。这样能够抑止二次反射，但不会影响时钟沿速率。源端匹配值，能够采用下图公式得到。
39、什么是走线的拓扑架构？
Topology,有的也叫routing order.关于多端口衔接的网络的布线次序。
40、怎样调整走线的拓扑架构来进步信号的完好性？
这种网络信号方向比拟复杂，由于对单向，双向信号，不同电平品种信号，拓朴影响都不一样，很难说哪种拓朴对信号质量有利。而且作前仿真时，采用何种拓朴对工程师请求很高，请求对电路原理，信号类型，以至布线难度等都要理解。
41、怎样经过布置迭层来减少EMI问题？
首先，EMI要从系统思索，单凭PCB无法处理问题。
层叠对EMI来讲，我以为主要是提供信号最短回流途径，减小耦合面积，抑止差模干扰。另外地层与电源层紧耦合，恰当比电源层外延，对抑止共模干扰有益处。
42、为何要铺铜？
普通铺铜有几个方面缘由。
（1）EMC.关于大面积的地或电源铺铜，会起到屏蔽作用，有些特殊地，如PGND起到防护作用。
（2）PCB工艺请求。普通为了保证电镀效果，或者层压不变形，关于布线较少的PCB板层铺铜。
（3）信号完好性请求，给高频数字信号一个完好的回流途径，并减少直流网络的布线。当然还有散热，特殊器件装置请求铺铜等等缘由。
43、在一个系统中，包含了dsp和pld，请问布线时要留意哪些问题呢？
看你的信号速率和布线长度的比值。假如信号在传输线上的时延和信号变化沿时间可比的话，就要思索信号完好性问题。另外关于多个DSP，时钟，数据信号走线拓普也会影响信号质量和时序，需求关注。
44、除protel工具布线外，还有其他好的工具吗？
至于工具，除了PROTEL，还有很多布线工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所长。
45、什么是“信号回流途径”？
信号回流途径,即return
current。高速数字信号在传输时，信号的流向是从驱动器沿PCB传输线到负载，再由负载沿着地或电源经过最短途径返回驱动器端。这个在地或电源上的
返回信号就称信号回流途径。Dr.Johson在他的书中解释，高频信号传输，实践上是对传输线与直流层之间包夹的介质电容充电的过程。SI剖析的就是这
个围场的电磁特性，以及他们之间的耦合。
46、如何对接插件停止SI剖析？
在IBIS3.2标准中，有关于接插件模型的描绘。普通运用EBD模型。假如是特殊板，如背板，需求SPICE模型。也能够运用多板仿真软件
（HYPERLYNX或IS_multiboard），树立多板系统时，输入接插件的散布参数，普通从接插件手册中得到。当然这种方式会不够准确，但只需
在可承受范围内即可。
47、请问端接的方式有哪些？
端接（terminal）,也称匹配。普通依照匹配位置分有源端匹配和终端匹配。其中源端匹配普通为电阻串联匹配，终端匹配普通为并联匹配，方式比拟多，有电阻上拉，电阻下拉，戴维南匹配，AC匹配，肖特基二极管匹配。
48、采用端接（匹配）的方式是由什么要素决议的？
匹配采用方式普通由BUFFER特性，拓普状况，电平品种和判决方式来决议，也要思索信号占空比，系统功耗等。
49、采用端接（匹配）的方式有什么规则？
数字电路最关键的是时序问题，加匹配的目的是改善信号质量，在判决时辰得到能够肯定的信号。关于电平有效信号，在保证树立、坚持时间的前提下，信号质量
稳定；对延有效信号，在保证信号延单调性前提下，信号变化延速度满足请求。Mentor ICX产品教材中有关于匹配的一些材料。另外《High
Speed Digital design a hand book of
blackmagic》有一章特地对terminal的讲述，从电磁波原理上讲述匹配对信号完好性的作用，可供参考。
50、能否应用器件的IBIS模型对器件的逻辑功用停止仿真？假如不能，那么如何停止电路的板级和系统级仿真？
IBIS模型是行为级模型，不能用于功用仿真。功用仿真，需求用SPICE模型，或者其他构造级模型。
51、在数字和模仿并存的系统中，有2种处置办法，一个是数字地和模仿地分开，比方在地层，数字地是独立地一块，模仿地独立一块，单点用铜皮或FB磁珠连
接，而电源不分开；另一种是模仿电源和数字电源分开用FB衔接，而地是统一地地。请问李先生，这两种办法效果能否一样？
应该说从原理上讲是一样的。由于电源和地对高频信号是等效的。
辨别模仿和数字局部的目的是为了抗干扰，主要是数字电路对模仿电路的干扰。但是，分割可能形成信号回流途径不完好，影响数字信号的信号质量，影响系统EMC质量。因而，无论分割哪个平面，要看这样作，信号回流途径能否被增大，回流信号对正常工作信号干扰有多大。
如今也有一些混合设计，不分电源和地，在规划时，依照数字局部、模仿局部分开规划布线，防止呈现跨区信号。
52、安规问题：FCC、EMC的详细含义是什么？
FCC: federal communication commission 美国通讯委员会
EMC: electro megnetic compatibility 电磁兼容
FCC是个规范组织，EMC是一个规范。规范公布都有相应的缘由，规范和测试办法。
53、何谓差散布线？
差分信号，有些也称差动信号，用两根完整一样，极性相反的信号传输一路数据，依*两根信号电平差停止判决。为了保证两根信号完整分歧，在布线时要坚持并行，线宽、线间距坚持不变。
54、PCB仿真软件有哪些？
仿真的品种很多，高速数字电路信号完好性剖析仿真剖析(SI)常用软件有icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。
55、PCB仿真软件是如何停止LAYOUT仿真的？
高速数字电路中，为了进步信号质量，降低布线难度，普通采用多层板，分配特地的电源层，地层。
56、在规划、布线中如何处置才干保证50M以上信号的稳定性
高速数字信号布线，关键是减小传输线对信号质量的影响。因而，100M以上的高速信号规划时请求信号走线尽量短。
数字电路中，高速信号是用信号上升延时间来界定的。而且，不同品种的信号（如TTL,GTL,LVTTL），确保信号质量的办法不一样。
57、室外单元的射频局部，中频局部，乃至对室外单元停止监控的低频电路局部常常采用部署在同一PCB上，请问对这样的PCB在材质上有何请求？如何避免射频，中频乃至低频电路相互之间的干扰？
混合电路设计是一个很大的问题。很难有一个圆满的处理计划。
普通射频电路在系统中都作为一个独立的单板停止规划布线，以至会有特地的屏蔽腔体。而且射频电路普通为单面或双面板，电路较为简单，一切这些都是为了减
少对射频电路散布参数的影响，进步射频系统的分歧性。相关于普通的FR4材质，射频电路板倾向与采用高Q值的基材，这种资料的介电常数比拟小，传输线散布
电容较小，阻抗高，信号传输时延小。
在混合电路设计中，固然射频，数字电路做在同一块PCB上，但普通都分红射频电路区和数字电路区，分别规划布线。之间用接地过孔带和屏蔽盒屏蔽。
58、关于射频局部，中频局部和低频电路局部部署在同一PCB上，mentor有什么处理计划？
Mentor的板级系统设计软件，除了根本的电路设计功用外，还有特地的RF设计模块。在RF原理图设计模块中，提供参数化的器件模型，并且提供和
EESOFT等射频电路剖析仿真工具的双向接口；在RF
LAYOUT模块中，提供特地用于射频电路规划布线的图案编辑功用，也有和EESOFT等射频电路剖析仿真工具的双向接口，关于剖析仿真后的结果能够反标
回原理图和PCB。同时，应用Mentor软件的设计管理功用，能够便当的完成设计复用，设计派生，和协同设计。大大加速混合电路设计进程。
手机板是典型的混合电路设计，很多大型手机设计制造商都应用Mentor加安杰伦的eesoft作为设计平台。
59、mentor的产品构造如何？
Mentor Graphics的PCB工具有WG(原veribest)系列和Enterprise(boardstation)系列。
60、Mentor的PCB设计软件对BGA、PGA、COB等封装是如何支持的？
Mentor的autoactive RE由收买得来的veribest开展而来，是业界第一个无网格，恣意角度布线器。
众所周知，关于球栅阵列，COB器件，无网格，恣意角度布线器是处理布通率的关键。
在最新的autoactive RE中，新添加了推挤过孔，铜箔，REROUTE等功用，使它应用更便当。另外，他支持高速布线，包括有时延请求信号布线和差分对布线。
61、Mentor的PCB设计软件对差分线队的处置又如何？
Mentor软件在定义好差分对属性后，两根差分对能够一同走线，严厉保证差分对线宽，间距和长度差，遇到障碍能够自动分开，在换层时能够选择过孔方式。
62、在一块12层PCb板上，有三个电源层2.2v，3.3v,5v，将三个电源各作在一层，地线该如何处置？
普通说来，三个电源分别做在三层，对信号质量比拟好。由于不大可能呈现信号跨平面层分割现象。跨分割是影响信号质量很关键的一个要素，而仿真软件普通都疏忽了它。
关于电源层和地层，对高频信号来说都是等效的。在实践中，除了思索信号质量外，电源平面耦合(应用相邻地平面降低电源平面交流阻抗)，层叠对称，都是需求思索的要素。
63、PCB在出厂时如何检查能否到达了设计工艺请求？
很多PCB厂家在PCB加工完成出厂前，都要经过加电的网络通断测试，以确保一切联线正确。同时，越来越多的厂家也采用x光测试，检查蚀刻或层压时的一些毛病。
关于贴片加工后的废品板，普通采用ICT测试检查，这需求在PCB设计时添加ICT测试点。假如呈现问题，也能够经过一种特殊的X光检查设备扫除能否加工缘由形成毛病。
64、“机构的防护”是不是机壳的防护？
是的。机壳要尽量紧密，少用或不用导电资料，尽可能接地。
65、在芯片选择的时分能否也需求思索芯片自身的esd问题？
不管是双层板还是多层板，都应尽量增大地的面积。在选择芯片时要思索芯片自身的ESD特性，这些在芯片阐明中普通都有提到，而且即便不同厂家的同一种芯
片性能也会有所不同。设计时多加留意，�**鞯娜嬉坏悖龀龅缏钒宓男阅芤不岬玫揭欢ǖ谋Ｖぁ５獷SD的问题依然可能呈现，因而机构的防护对ESD的防护
也是相当重要的。
66、在做pcb板的时分，为了减小干扰，地线能否应该构成闭和方式？
在做PCB板的时分，普通来讲都要减小回路面积，以便减少干扰，布地线的时分，也不 应布成闭合方式，而是布成树枝状较好，还有就是要尽可能增大地的面积。
67、假如仿真器用一个电源，pcb板用一个电源，这两个电源的地能否应该连在一同？
假如能够采用别离电源当然较好，由于如此电源间不易产生干扰，但大局部设备是有详细请求的。既然仿真器和PCB板用的是两个电源，按我的想法是不该将其共地的。
68、一个电路由几块pcb板构成，他们能否应该共地？
一个电路由几块PCB构成，多半是请求共地的，由于在一个电路中用几个电源毕竟是不太实践的。但假如你有详细的条件，能够用不同电源当然干扰会小些。
69、设计一个手持产品，带LCD，外壳为金属。测试ESD时，无法经过ICE-1000-4-2的测试，CONTACT只能经过1100V，AIR可
以经过6000V。ESD耦合测试时，程度只能能够经过3000V，垂直能够经过4000V测试。CPU主频为33MHZ。有什么办法能够经过ESD测
试？
手持产品又是金属外壳，ESD的问题一定比拟明显，LCD也恐怕会呈现较多的不良现象。假如没方法改动现有的金属材质，则倡议在机构内部加上防电资料，增强PCB的地，同时想方法让LCD接地。当然，如何操作要看详细状况。
70、设计一个含有DSP，PLD的系统，该从那些方面�**鱁SD？
就普通的系统来讲，主要应�**魅颂逯苯咏哟サ木植浚诘缏飞弦约盎股贤Ｖ骨〉钡奈ぁＶ劣贓SD会对系统形成多大的影响，那还要依不同状况而定。枯燥
的环境下，ESD现象会比拟严重，较敏感精密的系统，ESD的影响也会相对明显。固然大的系统有时ESD影响并不明显，但设计时还是要多加留意，尽量防患
于已然。
71、PCB设计中，如何防止串扰？
变化的信号（例如阶跃信号）沿传输线由A到B传播，传输线C-D上会产生耦合信号，变化的信号一旦完毕也就是信号恢复到稳定的直流电平常，耦合信号也就
不存在了，因而串扰仅发作在信号跳变的过程当中，并且信号沿的变化（转换率）越快，产生的串扰也就越大。空间中耦合的电磁场能够提取为无数耦合电容和耦合
电感的汇合，其中由耦合电容产生的串扰信号在受害网络上能够分红前向串扰和反向串扰Sc，这个两个信号极性相同；由耦合电感产生的串扰信号也分红前向串扰
和反向串扰SL，这两个信号极性相反。耦合电感电容产生的前向串扰和反向串扰同时存在，并且大小简直相等，这样，在受害网络上的前向串扰信号由于极性相
反，互相抵消，反向串扰极性相同，叠加加强。
串扰剖析的形式通常包括默许形式，三态形式和最坏状况形式剖析。默许形式相似我们实践对串扰测试的方式，即损害网络驱动器由翻转信号驱动，受害网络驱动器
坚持初始状态（高电平或低电平），然后计算串扰值。这种方式关于单向信号的串扰剖析比拟有效。三态形式是指损害网络驱动器由翻转信号驱动，受害的网络的三
态终端置为高阻状态，来检测串扰大小。这种方式对双向或复杂拓朴网络比拟有效。最坏状况剖析是指将受害网络的驱动器坚持初始状态，仿真器计算一切默许损害
网络对每一个受害网络的串扰的总和。这种方式普通只对个别关键网络停止剖析，由于要计算的组合太多，仿真速度比拟慢。
72、导带，即微带线的地平面的铺铜面积有规则吗？
关于微波电路设计，地平面的面积对传输线的参数有影响。详细算法比拟复杂（请参阅安杰伦的EESOFT有关材料）。而普通PCB数字电路的传输线仿真计算而言，地平面面积对传输线参数没有影响，或者说疏忽影响。
73、在EMC测试中发现时钟信号的谐波超标非常严重，只是在电源引脚上衔接去耦电容。在PCB设计中需求留意哪些方面以抑止电磁辐射呢？
EMC的三要素为辐射源，传播途径和受害体。传播途径分为空间辐射传播和电缆传导。所以要抑止谐波，首先看看它传播的途径。电源去耦是处理传导方式传播，此外，必要的匹配和屏蔽也是需求的。
74、采用4层板设计的产品中，为什么有些是双面铺地的，有些不是？
铺地的作用有几个方面的�**鳎�1，屏蔽；2，散热；3，加固；4，PCB工艺加工需求。所以不论几层板铺地，首先要看它的主要缘由。
这里我们主要讨论高速问题，所以主要说屏蔽作用。外表铺地对EMC有益处，但是铺铜要尽量完好，防止呈现孤岛。普通假如表层器件布线较多，
很难保证铜箔完好，还会带来内层信号跨分割问题。所以倡议表层器件或走线多的板子，不铺铜。
75、关于一组总线（地址，数据，命令）驱动多个（多达4，5个）设备（FLASH,SDRAM,其他外设...）的状况，在PCB布线时，采用那种方式？
布线拓扑对信号完好性的影响，主要反映在各个节点上信号抵达时辰不分歧，反射信号同样抵达某节点的时辰不分歧，所以形成信号质量恶化。普通来讲，星型拓扑构造，能够经过控制同样长的几个stub，使信号传输和反射时延分歧，到达比拟好的信号质量。
在运用拓扑之间，要�**鞯叫藕磐仄私诘阕纯觥⑹导ぷ髟砗筒枷吣讯取２煌腷uffer，关于信号的反射影响也不分歧，所以星型拓扑并不能很好处理上
述数据地址总线衔接到flash和sdram的时延，进而无法确保信号的质量；另一方面，高速的信号普通在dsp和sdram之间通讯，flash加载时
的速率并不高，所以在高速仿真时只需确保实践高速信号有效工作的节点处的波形，而无需关注flash处波形；星型拓扑比拟菊花链等拓扑来讲，布线难度较
大，特别大量数据地址信号都采用星型拓扑时。
76、频率30M以上的PCB，布线时运用自动布线还是手动布线；布线的软件功用都一样吗？
能否高速信号是根据信号上升沿而不是绝对频率或速度。自动或手动布线要看软件布线功用的支持，有些布线手工可能会优于自动布线，但有些布线，例如查散布
线，总线时延补偿布线，自动布线的效果和效率会远高于手工布线。普通
PCB基材主要由树脂和玻璃丝布混合构成，由于比例不同，介电常数和厚度都不同。普通树脂含量高的，介电常数越小，能够更薄。详细参数，能够向PCB消费
厂家咨询。另外，随着新工艺呈现，还有一些特殊材质的PCB板提供应诸如超厚背板或低损耗射频板需求。
77、在PCB设计中，通常将地线又分为维护地和信号地；电源地又分为数字地和模仿地，为什么要对地线停止划分？
划分地的目的主要是出于EMC的�**鳎Ｓ鞘志植康缭春偷厣系脑肷岫云渌藕牛乇鹗悄７滦藕啪纪揪队懈扇拧Ｖ劣谛藕诺暮臀さ氐幕郑且�
为 EMC中ESD静放电的思索，相似于我们生活中避雷针接地的作用。无论怎样分，最终的大地只要一个。只是噪声泻放途径不同而已。
78、在布时钟时，有必要两边加地线屏蔽吗？
能否加屏蔽地线要依据板上的串扰/EMI状况来决议，而且如对屏蔽地线的处置不好，有可能反而会使状况更糟。
79、布不同频率的时钟线时有什么相应的对策？
对时钟线的布线，最好是停止信号完好性剖析，制定相应的布线规则，并依据这些规则来停止布线。
80、PCB单层板手工布线时，是放在顶层还是底层？
假如是顶层放器件，底层布线。
81、PCB单层板手工布线时，跳线要如何表示？
跳线是PCB设计中特别的器件，只要两个焊盘，间隔能够定长的，也能够是可变长度的。手工布线时可依据需求添加。板上会有直连线表示，料单中也会呈现。
82、假定一片4层板,中间两层是VCC和GND，走线从top到bottom，从BOTTOM SIDE流到TOP SIDE的回流途径是经这个信号的VIA还是POWER？
过孔上信号的回流途径如今还没有一个明白的说法，普通以为回流信号会从四周最近的接地或接电源的过孔处回流。普通EDA工具在仿真时都把过孔当作一个固定集总参数的RLC网络处置，事实上是取一个最坏状况的估量。
83、“停止信号完好性剖析，制定相应的布线规则，并依据这些规则来停止布线”，此句如何了解？
前仿真剖析，能够得到一系列完成信号完好性的规划、布线战略。通常这些战略会转化成一些物理规则，约束PCB的规划和布线。通常的规则有拓扑规则，长度
规则，阻抗规则，并行间距和并行长度规则等等。PCB工具能够在这些约束下，完成布线。当然，完成的效果如何，还需求经过后仿真考证才晓得。
此外，Mentor提供的ICX支持互联综合，一边布线，一边仿真，完成一次经过。
84、怎样选择PCB的软件？
选择PCB的软件，依据本人的需求。市面提供的高级软件很多，关键看看能否合适您设计才能，设计范围和设计约束的请求。刀快了好上手，太快会伤手。找个EDA厂商，请过去做个产品引见，大家坐下来聊聊，不论买不买，都会有收获。
85、关于碎铜、浮铜的概念该怎样了解呢？
从PCB加工角度，普通将面积小于某个单位面积的铜箔叫碎铜，这些太小面积的铜箔会在加工时，由于蚀刻误差招致问题。从电气角度来讲，将没有合任何直流网络连结的铜箔叫浮铜，浮铜会由于四周信号影响，产生天线效应。浮铜可能会是碎铜，也可能是大面积的铜箔。
86、近端串扰和远端串扰与信号的频率和信号的上升时间能否有关系？能否会随着它们变化而变化？假如有关系，能否有公式阐明它们之间的关系？
应该说损害网络对受害网络形成的串扰与信号变化沿有关，变化越快，惹起的串扰越大，（V=L*di/dt）。串扰对受害网络上数字信号的判决影响则与信号频率有关，频率越快，影响越大。详情请参阅相关链接：
87、在PROTEL中如何画绑定IC？
详细讲，在PCB中运用机械层画邦定图，IC衬底衬依据IC SPEC.决议接vccgndfloat，用机械层print bonding drawing即可。
88、用PROTEL绘制原理图，制板时产生的网络表一直有错，无法自动产生PCB板，缘由是什么？
能够依据原理图对生成的网络表停止手工编辑,
检查经过后即可自动布线。用制板软件自动规划和布线的板面都不非常理想。网络表错误可能是没有指定原理图中元件封装；也可能是布电路板的库中没有包含指定
原理图中全部元件封装。假如是单面板就不要用自动布线，双面板就能够用自动布线。也能够对电源和重要的信号线手动，其他的自动。
89、PCB与PCB的衔接，通常靠接插镀金或银的“手指”完成，假如“手指”与插座间接触不良怎样办？
假如是清洁问题，可用专用的电器触点清洁剂清洗，或用写字用的橡皮擦清洁PCB。还要思索1、金手指能否太薄，焊盘能否和插座不吻合；2、插座能否进了松香水或杂质；3、插座的质量能否牢靠。
90、请问焊盘对高速信号有什么影响?
一个很好的问题。焊盘对高速信号有的影响，它的影响相似器件的封装对器件的影响上。细致的剖析，信号从IC内出来以后，经过绑定线，管脚，封装外壳，焊
盘，焊锡抵达传输线，这个过程中的一切关节都会影响信号的质量。但是实践剖析时，很难给出焊盘、焊锡加上管脚的详细参数。所以普通就用IBIS模型中的封
装的参数将他们都概括了，当然这样的剖析在较低的频率上剖析是能够接纳的，关于更高频率信号更高精度仿真，就不够准确了。如今的一个趋向是用IBIS的V
－I、V－T曲线描绘buffer特性，用SPICE模型描绘封装参数。当然，在IC设计当中，也有信号完好性问题，在封装选择和管脚分配上也思索了这些
要素对信号质量的影响。
91、自动浮铜后，浮铜会依据板子上面器件的位置和走线规划来填充空白处，但这样就会构成很多的小于等于90度的尖角和毛刺（比方一个多脚芯片各个管脚之
间会有很多相对的尖角浮铜），在高压测试时分会放电，无法经过高压测试，不知除了自动浮铜后经过人工一点一点修正去除这些尖角和毛刺外有没有其他的好办
法。
自动浮铜中呈现的尖角浮铜问题，确实是各很费事的问题，除了有你提到的放电问题外，在加工中也会由于酸滴积聚问题，造
成加工的问题。从2000年起，
mentor在WG和EN当中，都支持动态铜箔边缘修复功用，还支持动态覆铜，能够自动处理你所提到的问题。请见动画演示。(如直接翻开有问题,请按鼠标
右键选择“在新窗口中翻开”，或选择“目的另存为”将该文件下载到本地硬盘再翻开。)
92、请问在PCB 布线中电源的散布和布线能否也需求象接地一样留意。若不留意会带来什么样的问题？会增加干扰么？
电源若作为平面层处置，其方式应该相似于地层的处置，当然，为了降低电源的共模辐射，倡议内缩20倍的电源层距地层的高度。假如布线，倡议走树状构造，留意防止电源环路问题。电源闭环会惹起较大的共模辐射。
93、地址线能否应该采用星形布线？若采用星形布线，则Vtt的终端电阻可不能够放在星形的衔接点处或者放在星形的一个分支的末端？
地址线能否要采用星型布线，取决于终端之间的时延请求能否满足系统的树立、坚持时间，另外还要思索到布线的难度。星型拓扑的缘由是确保每个分支的时延和
反射分歧，所以星型衔接中运用终端并联匹配，普通会在一切终端都添加匹配，只在一个分支添加匹配，不可能满足这样的请求。
94、假如希望尽量减少板面积，而打算像内存条那样正反贴，能够吗？
正反贴的PCB设计，只需你的焊接加工没问题，当然能够。
95、假如只是在主板上贴有四片DDRmemory，请求时钟能到达150Mhz，在布线方面有什么详细请求?
150Mhz的时钟布线，请求尽量减小传输线长度，降低传输线对信号的影响。假如还不能满足请求，仿真一下，看看匹配、拓扑、阻抗控制等战略是有效。
96、在PCB板上线宽及过孔的大小与所经过的电流大小的关系是怎样的？
答：普通的PCB的铜箔厚度为1盎司，约1.4mil的话，大致1mil线宽允许的最大电流为1A。过孔比拟复杂，除了与过孔焊盘大小有关外，还与加工过程中电镀后孔壁沉铜厚度有关。
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